¸Å½º¿÷½º(kr.mathworks.com)´Â ¸ÅÆ®·¦(MATLAB)°ú ½Ã¹Ä¸µÅ©(Simulink)ÀÇ ¸±¸®½º 2019b(ÀÌÇÏ R2019b)¿¡ Æ÷ÇÔµÈ ºñÀü HDL Åø¹Ú½º(Vision HDL Toolbox)¸¦ ÅëÇØ FPGA»ó¿¡¼ÀÇ HFR(High Frame Rate) ¹× °íÇØ»óµµ ¿µ»ó 󸮸¦ À§ÇÑ ³×ÀÌƼºê ´ÙÁß Çȼ¿ ½ºÆ®¸®¹ÖÀ» Áö¿øÇÑ´Ù°í ¹ßÇ¥Çß´Ù. ºñÀü HDL Åø¹Ú½º(Vision HDL Toolbox)´Â ¿µ»ó, À̹ÌÁö ó¸® ¹× FPGA ¼³°è ¿£Áö´Ï¾î°¡ 4k ¶Ç´Â 8k ¿µ»ó, 240fps(frame per second, ÃÊ´ç ÇÁ·¹ÀÓ ¼ö) ÀÌ»óÀÇ °íÇØ»óµµ ¿µ»ó ó¸® ½Ã ½Ã½ºÅÛ µ¿ÀÛ ¹× ±¸Çö °£ÀÇ Æ®·¹ÀÌµå ¿ÀÇÁ¸¦ Ž»ö ¹× ½Ã¹Ä·¹À̼ÇÇÏ´Â ÀÛ¾÷À» °¡¼ÓÈÇϵµ·Ï µ½´Â´Ù.
FPGA ¼³°è ¿£Áö´Ï¾î´Â »ê¾÷¿ë °Ë»ç, ÀÇ·á ¿µ»ó, Á¤º¸, °¨½Ã ¹× Á¤Âû(ISR) µîÀÇ ¾ÖÇø®ÄÉÀ̼ǿ¡¼ °íÇØ»óµµ ¹× HFR ¿µ»óÀÇ ½Ç½Ã°£ 󸮸¦ ±¸ÇöÇϱâ À§ÇØ Ã³¸®·®, ¸®¼Ò½º »ç¿ë·® ¹× Àü·Â ¼Òºñ·® ¸ñÇ¥¸¦ ÃæÁ·½ÃÄÑ¾ß ÇÏ´Â µµÀü°úÁ¦¿¡ Á÷¸éÇØ ÀÖ´Ù. ºñÀü HDL Åø¹Ú½º´Â 4 ¶Ç´Â 8Çȼ¿À» º´·Ä ¹æ½ÄÀ¸·Î ó¸®ÇÏ´Â ºí·ÏÀ» Á¦°øÇϸç, ÁöÁ¤µÈ º´·Ä 󸮷Π½Ã¹Ä·¹ÀÌ¼Ç ¹× ÄÚµå »ý¼ºÀ» ¼öÇàÇϵµ·Ï ±â¹Ý Çϵå¿þ¾î ±¸ÇöÀ» ÀÚµ¿ÀûÀ¸·Î ¾÷µ¥ÀÌÆ®ÇÑ´Ù. ÀÌ·¯ÇÑ ±â´ÉÀº Çϵå¿þ¾î ¿£Áö´Ï¾î°¡ À̹ÌÁö ¹× ¿µ»ó ó¸® ¿£Áö´Ï¾î¿Í Çù¾÷À» ÅëÇØ ³ôÀº Ãß»óÈ ¼öÁØ¿¡¼ ºñÀü ó¸® Çϵå¿þ¾î µ¿ÀÛÀ» Ž»ö ¹× ½Ã¹Ä·¹À̼ÇÇÒ ¼ö ÀÖµµ·Ï Áö¿øÇÑ´Ù. »Ó¸¸ ¾Æ´Ï¶ó, ¿£Áö´Ï¾î´Â ÀÌ·¯ÇÑ ¼³°è ¿öÅ©Ç÷ο쿡 HDL ÄÚ´õ¸¦ Ãß°¡ÇØ °ËÁõµÈ »óÀ§·¹º§ ¸ðµ¨·ÎºÎÅÍ Á÷Á¢ °áÇÕ °¡´ÉÇϸç, Ÿ±ê µ¶¸³ÀûÀÌ°í, ÃÖÀûÈµÈ VHDL ¶Ç´Â Verilog Äڵ带 »ý¼ºÇÒ ¼ö ÀÖ´Ù.
¸Å½º¿÷½ºÀÇ ¼ö¼® Á¦Ç° ¸¶ÄÉÆà ¸Å´ÏÀú Àè ¿¡¸¯½¼(Jack Erickson)Àº “FPGA, ASIC ¹× SoC µð¹ÙÀ̽º¿¡¼ ºñÀü ó¸® ¾Ë°í¸®ÁòÀ» ±¸ÇöÇÏ´Â µ¥ ÀÖ¾î 󸮷®°ú ¸®¼Ò½º »ç¿ë·® »çÀÌÀÇ Çö¸íÇÑ ÀýÃæÀº ÇʼöÀûÀÌ´Ù. ±×·±µ¥ 4k, 8k ¹× HFR ¿µ»óÀº ÀÌ·¯ÇÑ ÃÖÀûȸ¦ ´õ¿í ¾î·Æ°Ô ¸¸µç´Ù”¶ó¸ç, “ºñÀü HDL Åø¹Ú½º´Â ³ôÀº Ãß»óÈ ¼öÁØ¿¡¼ ¼Ö·ç¼Ç °ø°£À» Ž»öÇÏ°í ½Ã¹Ä·¹À̼ÇÀ» ¼öÇàÇÏ´Â ±â´ÉÀ» ÅëÇØ, ¿£Áö´Ï¾îµéÀÌ RTL(Register-Transfer Level) °ËÁõ ¹× È®Á¤ ÀÌÀü ¾ÆÅ°ÅØó »ó¿¡¼ º¸´Ù ¹ÎøÇÏ°Ô Çù¾÷ÇÒ ¼ö ÀÖµµ·Ï Áö¿øÇÑ´Ù. ¶ÇÇÑ, ±âº»ÀûÀ¸·Î Ŭ·Ï´ç ´ÙÁß Çȼ¿ 󸮸¦ Áö¿øÇÏ°í ¸ðµç ¼¼ºÎ »çÇ×À» ÀÚµ¿ÀûÀ¸·Î ±¸ÇöÇÒ ¼ö ÀÖ¾î ¿£Áö´Ï¾î°¡ ÀÚ»çÀÇ ¿ä±¸»çÇ׿¡ ¸Â´Â Çϵå¿þ¾î Áö¿ø ¾Ë°í¸®ÁòÀ» °³¹ßÇÏ´Â µ¥ º¸´Ù ÁýÁßÇÒ ¼ö ÀÖ´Ù.”¶ó°í ¸»Çß´Ù.
Vision HDL Åø¹Ú½º´Â FPGA, ASIC ¹× SoC µð¹ÙÀ̽º¿¡¼ÀÇ ºñÀü ½Ã½ºÅÛ ¼³°è ¹× ±¸ÇöÀ» À§ÇÑ Çȼ¿ ½ºÆ®¸®¹Ö ¾Ë°í¸®ÁòÀ» Á¦°øÇÑ´Ù. ¶ÇÇÑ, º» Åø¹Ú½ºÀÇ ¼³°è ÇÁ·¹ÀÓ¿öÅ©´Â ´Ù¾çÇÑ À¯ÇüÀÇ ÀÎÅÍÆäÀ̽º, ÇÁ·¹ÀÓ »çÀÌÁî ¹× ÇÁ·¹ÀÓ ·¹ÀÌÆ®(frame rates) ¼¼Æ®¸¦ Áö¿øÇÑ´Ù. Åø¹Ú½º¿¡ žÀçµÈ ¿µ»ó ¹× À̹ÌÁö ó¸® ¾Ë°í¸®ÁòÀº Áö¿¬ ½Ã°£, Á¦¾î ½ÅÈ£ ¹× ¶óÀÎ ¹öÆÛ¸¦ ºñ·ÔÇÑ Çϵå¿þ¾î ±¸ÇöÀ» ¸ðµ¨¸µÇÒ ¼ö ÀÖ´Ù. º» Åø¹Ú½ºÀÇ ¾Ë°í¸®ÁòÀº ¸ðµ¨¸µ ¹× ½Ã¹Ä·¹ÀÌ¼Ç ÀÌÈÄ HDL ÄÚ´õ¸¦ ÅëÇØ °¡µ¶¼º ³ôÀ¸¸ç °áÇÕ °¡´ÉÇÑ VHDL ¹× Verilog Äڵ带 »ý¼ºÇϵµ·Ï ¼³°èµÆ´Ù. »ý¼ºµÈ HDL ÄÚµå´Â FPGA »ó¿¡¼ ÃÖ´ë 8k ÇØ»óµµÀÇ ÇÁ·¹ÀÓ ¹× HFR ¿µ»óÀ» ó¸®ÇÒ ¼ö ÀÖµµ·Ï °ËÁõµÆ´Ù.
‘ºñÀü HDL Åø¹Ú½º R2019b’´Â Àü ¼¼°è¿¡¼ Áö±Ý ¹Ù·Î »ç¿ë °¡´ÉÇÏ´Ù. ÀÌ¿¡ ´ëÇÑ º¸´Ù ÀÚ¼¼ÇÑ Á¤º¸´Â ¸Å½º¿÷½º ȨÆäÀÌÁö(kr.mathworks.com/products/vision-hdl)¿¡¼ È®ÀÎÇÒ ¼ö ÀÖ´Ù.
|